문서의 임의 삭제는 제재 대상으로, 문서를 삭제하려면 삭제 토론을 진행해야 합니다. 문서 보기문서 삭제토론 인텔 스카이레이크 마이크로아키텍처 (문단 편집) === 변경점 === * 코어 레벨 (브로드웰 대비) * 프론트 엔드 * 디코더가 최대로 생성 가능한 마이크로옵의 수가 4 µOPs → 5 µOPs로 증가 (디코더 수는 4개로 동일) * 마이크로옵(μOP) 캐시의 대역폭이 4 µOPs → 6 µOPs로 증가 * 분기 예측 개선 * 프리페치 개선 * 할당 큐가 56 µOPs(/1 core) → 64 µOPs(/1 thread)로 증가 * 백 엔드 * 재정렬 버퍼(Reorder Buffer, ROB)가 192엔트리 → 224엔트리로 확장 * 통합 스케줄러가 64엔트리 → 97엔트리로 확장 * 정수 레지스터 파일이 168엔트리 → 180엔트리로 확장 * 메모리 서브 시스템 * 로드 및 스토어 장치 (Load-Store Unit, LSU) * 스토어 버퍼의 크기가 42엔트리 → 56엔트리로 증가 * L2 캐시 메모리 (클라이언트) * 용량은 256 KB로 동일 * 캐시 배치 정책이 8-way set associative → 4-way set associative로 변경 * L2 캐시 메모리 (서버) * 용량이 256 KB → 1 MB로 증가 * 캐시 배치 정책이 8-way set associative → 16-way set associative로 변경 * 종합적인 캐시 레이턴시가 12 → 14사이클로 증가 * 명령어 변환 색인 버퍼(Instruction Translation Lookaside Buffer, ITLB) * 4K 페이지 테이블의 배치 정책이 4-way → 8-way로 변경 (크기는 128 entry로 동일) * 2차 공유 변환 색인 버퍼 * 4K/2M 페이지 테이블의 배치 정책이 6-way → 12-way로 변경 (크기는 1536 entry로 동일)저장 버튼을 클릭하면 당신이 기여한 내용을 CC-BY-NC-SA 2.0 KR으로 배포하고,기여한 문서에 대한 하이퍼링크나 URL을 이용하여 저작자 표시를 하는 것으로 충분하다는 데 동의하는 것입니다.이 동의는 철회할 수 없습니다.캡챠저장미리보기